怎样看电路综合出来的最大时钟频率

xieyuwuhen · 发表于 2015-12-25 14:57:38

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在看其他人的论文的时候，会看到文章中提到电路能够跑到的最高时钟频率。一般FPGA综合是可以看出综合结果，给出最高时钟频率的。

但是在做DC综合的时候怎么看电路能跑到的最高频率了？DC综合的时候一般会设置时钟约束，设置时钟频率大小。

能不能直接根据关键路径的延迟时间进行一个大概的估算啊，除去slack。

老阮 · 发表于 2015-12-26 10:37:43

DC综合的时候，如果时钟设置的很低，DC优化的就少，所以不能体现代码的最高时钟频率。

可以通过把时钟频率设置大一些，使得最后的setup slack为负，最后时钟周期加上slack就是最小的时钟周期，取反得到最大的时钟频率。

acgoal · 发表于 2015-12-28 09:53:52

楼上说的对，DC会根据你时序约束的频率来优化你的设计，甚至包括采用驱动能力强的速度快的cell，所以这个不容易让工具自动评判。

FPGA能自动生成是因为fpga的cell已经确定了，能做大的变动的，只有布局布线了。。而ASIC不一样

xwd_bp · 发表于 2015-12-28 15:19:52

学习一下。

豪杰大侠 · 发表于 2020-12-7 22:03:19

老阮发表于 2015-12-26 10:37
DC综合的时候，如果时钟设置的很低，DC优化的就少，所以不能体现代码的最高时钟频率。

可以通过把时钟频率 ...

是时钟周期加上slack的绝对值吗？我觉得

helloamigos · 发表于 2021-11-4 17:06:33

我这边好像发现了一个问题：当系统时钟分别为680M、480M时，slack都是-0.12，required path 都是0.04,actual path delay都是0.16r，那如何得到系统能跑到最高时钟？

smarthb · 发表于 2021-11-5 10:00:26

跟帖学习

yanghu99 · 发表于 2022-3-7 15:23:03

老阮发表于 2015-12-26 10:37
DC综合的时候，如果时钟设置的很低，DC优化的就少，所以不能体现代码的最高时钟频率。

可以通过把时钟频率 ...

你好，请问一下，加上的slack是TNS还是WNS呢？

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