verilog的testbench中表示某个信号为1后（每个clk判断一次），才执行后面的程序？

石勒 · 发表于 2015-12-21 11:08:37

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

新手，咨询大神做法！
1.我现在想写一个task，这个task是用来执行apb总线写操作的，但是写操作的前提是apb的ready信号等于1。所以，task中必须每隔一个clk判断ready是否等于1，如果不等于1，则继续等待；如果等于1，则执行后面程序。
2. task中的语句属于串行的吗？

求大神指点！

zmd_fy · 发表于 2015-12-23 21:45:46

wait(signal == 'h1 )
“后面的程序

sukong123 · 发表于 2015-12-24 10:34:32

1、有办法：
forever begin
@（posedge clk）
if(ready==1)
...
end
2、 task begin ... end
里面是顺序执行的。

石勒 · 发表于 2015-12-25 14:57:52

回复 2# zmd_fy

多谢指点

[求助] verilog的testbench中表示某个信号为1后（每个clk判断一次），才执行后面的程序？

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /1