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查看: 7658|回复: 5

[求助] vivado后仿真出错了

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发表于 2015-12-20 16:49:30 | 显示全部楼层 |阅读模式

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我用verilog实现了一个仲裁算法,在vivado下行为仿真功能正确,添加时钟约束,设置input_delay、output_delay约束后综合,时序也是收敛的,但是Run Post-Implementation Timing Simulation 后,结果出现了大量的未知状态,大家能不能说一下后仿真错误的原因。算法实现主要分为两个部分:前一部分是时序的,后一部分主要是组合逻辑,计算最终的结果的,问题会不会出现在组合逻辑部分,是的话怎么修改。
发表于 2015-12-21 18:01:06 | 显示全部楼层
回复 1# 独行


  我遇到过vivado后仿时序不好但是上板测试能通过的。是不是后仿都用最坏的Corner进行,但实际情况有可能比这个好?不是特别清楚。
 楼主| 发表于 2015-12-22 15:22:57 | 显示全部楼层
回复 2# linghuqiubai


    我没有分配具体的引脚,这个对后仿有影响没有?
发表于 2015-12-23 08:53:05 | 显示全部楼层
回复 3# 独行

肯定会有吧,至少会影响输入输出路径的时序吧?如果输入信号都打一拍,输出信号都是寄存器的话可能影响小一点
 楼主| 发表于 2015-12-23 19:34:02 | 显示全部楼层
回复 4# linghuqiubai

谢谢了,我回头试试看
发表于 2018-11-28 19:20:45 | 显示全部楼层
学习中。。。。
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