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[原创] DC-DC中的带隙振荡:时钟开启时带隙振荡是什么原因?

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发表于 2015-12-11 17:29:27 | 显示全部楼层 |阅读模式

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本帖最后由 sukida_tu 于 2015-12-11 17:33 编辑

带隙基准(1.2V,约1.8V)

带隙基准(1.2V,约1.8V)

SLOPE/时钟模块

SLOPE/时钟模块
带隙基准1.2V/约1.8V,电路中基准已全部用缓冲器接出,
且测试时也排除到了示波器阻抗的影响。
时钟使能开始时,振荡;时钟使能关闭时,带隙电压正常。
振荡的原因是什么?版图的设计能有多大的影响?(没有做隔离)
发表于 2015-12-11 18:25:21 | 显示全部楼层
基准与clk线并着走的吧,而且基准对地没加多少电容。
发表于 2015-12-11 18:25:58 | 显示全部楼层
kickback 产生的影响很小
 楼主| 发表于 2015-12-11 18:57:02 | 显示全部楼层
本帖最后由 sukida_tu 于 2015-12-11 19:11 编辑

回复 3# jiang_shuguo


   谢谢回复!基准输出和SLOPE输出确实有一段是并着走的:160um的长度,1.5um的间隔,400kHz的频率,请问这样的版图布局是振荡的确切原因吗?最好能给个依据(理论 OR 实际经验)~   另外,基准对地确实没加电容,测试发现基准缓冲输出后,加上100uF的电容,振荡虽减弱但仍存在,且均值在正常值之下~
 楼主| 发表于 2015-12-13 20:31:49 | 显示全部楼层
高手们有没有这方面的经验~
发表于 2015-12-14 10:24:22 | 显示全部楼层
既然版图没做隔离,加上有并行的线有这样的影响基本可以确认是版图问题了。
但不尽然,时钟的pin和带隙的pin距离有多远?端口或引线太近的话也有影响。可以对比一下单独测试带隙的pin和两个pin一起测所得的波形。
 楼主| 发表于 2015-12-14 11:23:44 | 显示全部楼层
回复 6# hszgl


    谢谢回复!带隙和SLOPE部分的pad在版图上是上下分布的,应该够远。之前有单独测试和共同测试过,现象是:SLOPE工作的时候,上电时候基准输出是正常的,但马上会振荡;有时候触碰一下芯片及其周围,基准输出会一段时间变正常;总之,输出很容易振荡。
    请问,能不能有说服力的理由说明是版图的哪些问题,谢了~
发表于 2015-12-14 12:09:39 | 显示全部楼层
OSC的两个比较器,上面的带buffer了,下面的也带了?
 楼主| 发表于 2015-12-14 12:17:15 | 显示全部楼层
回复 8# kidd_han


   带隙基准经过电压缓冲接入后,用电阻分压产生两个电压作为比较器的基准电平(V_high、V_low)。但是比较器的输出没有加buffer而直接接到RS触发器也许是个问题~
发表于 2015-12-14 16:58:05 | 显示全部楼层
本帖最后由 hszgl 于 2015-12-14 17:08 编辑

回复 7# sukida_tu


    如果是版图内部的原因,用手碰碰周围什么的,应该不会出现带隙恢复正常这种情况。
    你的探头连接是怎么连的?示波器的探头的地要尽可能的接近被测端,才能保证尽量不pick外部的电磁波。
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