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查看: 2118|回复: 1

[求助] 请问在verilog中两二进制相除，得到一分数的二进制怎么实现

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发表于 2015-12-10 19:57:28 | 显示全部楼层 |阅读模式

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本人在做一个DSP结构，输入为两个二进制数，进行除法运算，被除数绝对小于除数，也就是除后结果据对是小数，并且也是二进制进行输出。请问下这种情况怎么办啊？
二进制

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发表于 2015-12-14 14:55:01 | 显示全部楼层
不明白你意思 这种情况下需要对被除数放大处理，并且确定输出的精度
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