如何在verilog中调用vhdl模块，最好给个例子，万分感谢！

践行者 · 发表于 2013-5-19 10:12:01

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qingyulan · 发表于 2013-5-20 10:57:00

简单的很

vhdl模块名随便个名字(
.VHDL端口(端口),
.VHDL端口(端口),
……

);

践行者 · 发表于 2013-7-9 21:14:25

回复 2# qingyulan

谢谢

weijff · 发表于 2013-7-27 10:07:45

回复 2# qingyulan

pan_shaowu · 发表于 2013-8-1 10:46:28

你可以打开一些自带的ip核代码看看，里面有这样的例子。

dicky · 发表于 2014-2-6 22:36:49

要是更详细就更好了

[求助] 如何在verilog中调用vhdl模块，最好给个例子，万分感谢！