一个不小心导致的隐秘的组合逻辑环

wdzic_fbb

你这个出现组合逻辑环很显然啊。。。
不清楚你单独写个fack.v是什么目的，整个模块就是一个信号的assign，综合后肯定被优化成一根线，这么写有什么意义。。。fsm.v的output打到这个模块，等于是改个名字再回到fsm.v，显然的组合逻辑环
感觉还是楼主一开始没有整体分划好模块和功能定义把，不能写到哪算哪

YoungZ1

回复 11# wdzic_fbb


   谢谢你的回复，这个我只是举一个简单的例子，当组合逻辑环由两个复杂模块甚至更多个复杂模块共同形成时，产生组合逻辑环就比较难发现，我想表达的只是这个意思。当然，事先进行设计的划分非常重要。

YoungZ1

回复 6# yucaoxilin


   是的，仿真或者综合都会产生warning或者error，但是最好在写代码之前就发现，等到所有的代码都集成好，可能由于时序原因，改动比较复杂。

YoungZ1

回复 7# wsz561208

  谢谢你的回复，我有两个疑问：
  1. 比如像mux这种组合逻辑，如果不用always 和case产生，用assign怎么设计？  2.“你的状态机避免使用组合逻辑而使用时序逻辑，不能实现你的要求吗？我感觉这样好理解些”是什么意思呢？这种三段式状态机不是最常用呢么？

YoungZ1

回复 8# glsunxiaofeng


   恩，最后一句话是关键。

YoungZ1

回复 5# fishkking


   恩，谢谢。

YoungZ1

回复 9# yaya126


   我只听过没用过lint这个工具，o(╯□╰)o

夏尔

也遇到这个问题了，还不知道怎能么解决