ldmos的问题

zhangtaoqiqi · 发表于 2015-10-26 13:21:36

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最近看simc55的ldmos
vds可以耐压5V，vgs不能耐压5V，只能到2.5V
如果VDD确实要到5V，正常工作时可以做一个low power ldo去做gate的控制电压
那，，，power down的时候怎么处理啊？如果这个low power ldo必须关闭的话。。。
尤其是pmos （ldmos）的gate拉高，通过什么方式去拉高呢？

谢谢~~~

liuxin_f · 发表于 2015-10-28 14:56:20

接个电容可以在power down短暂储存一定电荷来拉高

bluesky9896 · 发表于 2015-10-28 17:16:46

回复 1# zhangtaoqiqi

是为了待机省电才关闭那个lp ldo吗？如果是的，是否可以在lp模式下，切换到电阻分压提供一个电压偏置状态？
只是给个参考。

zhangtaoqiqi · 发表于 2015-10-28 17:40:35

回复 3# bluesky9896

是的，power down的时候，是为了省电所以关掉ldo
用电阻分压是一个方法，但可能电阻也不会小吧。。。

有没有其他方法啊？如果还有3.3V的IOMOS，length加大可以提高耐压能力吗？
谢谢！

zhangtaoqiqi · 发表于 2015-10-28 17:42:23

回复 2# liuxin_f

如果power down时间很长呢。。。

kmlabc · 发表于 2015-10-28 22:12:17

pmos on 的时候用两个二极管连接的mos做vgs的钳位，off的时候用电阻或弱电流把pmos gate上拉到vdd

liuxin_f · 发表于 2015-10-29 11:33:50

回复 5# zhangtaoqiqi

如果内部电路条件允许可以考虑隔一段时间刷新电容一次

bluesky9896 · 发表于 2015-10-30 18:32:55

回复 4# zhangtaoqiqi

试试diode 连接的MOS管分压，调整好宽长比，让静态电流小一点。

hadeheng · 发表于 2022-12-14 10:17:18

楼上办法不错

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