关于Verilog原语的使用

wsz561208

gatedelay.v  

module gatedelay(in1, in2, out_and, out_or, out_xor, out_xnor, out_buf, out_not);  

//I/O ports  

input in1, in2;  
output out_and, out_or, out_xor, out_xnor, out_buf, out_not;  

//Logic gates inst  

and (out_and, in1, in2);  
or (out_or, in1, in2);  
xor (out_xor, in1, in2);  
xnor (out_xnor, in1, in2);  
buf (out_buf, in1);  
not (out_not, in1);

endmodule

我看到有些书上的例子中有使用好像原语，如上所示。
1、请问这些原语在哪有详细说明呢

polozpt

回复 1# wsz561208

   xilinx 文档，hdl library user guide

liuguangxi

这几个原语是verilog标准里面的，跟xilinx没关系

兰陵公子

找本书看看

wsz561208

回复 3# liuguangxi


   我找verilog标准资料看了一下，是标准里的。应该是跟xilinx没有关系

wsz561208

回复 6# mdykj33


   好的，我找找看看，谢谢