关于Verilog原语的使用

wsz561208 · 发表于 2015-10-17 19:24:24

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gatedelay.v

module gatedelay(in1, in2, out_and, out_or, out_xor, out_xnor, out_buf, out_not);

//I/O ports

input in1, in2;
output out_and, out_or, out_xor, out_xnor, out_buf, out_not;

//Logic gates inst

and (out_and, in1, in2);
or (out_or, in1, in2);
xor (out_xor, in1, in2);
xnor (out_xnor, in1, in2);
buf (out_buf, in1);
not (out_not, in1);

endmodule

我看到有些书上的例子中有使用好像原语，如上所示。
1、请问这些原语在哪有详细说明呢

polozpt · 发表于 2015-10-17 19:29:01

回复 1# wsz561208

xilinx 文档，hdl library user guide

liuguangxi · 发表于 2015-10-17 23:28:29

这几个原语是verilog标准里面的，跟xilinx没关系

兰陵公子 · 发表于 2015-10-18 22:48:35

找本书看看

wsz561208 · 发表于 2015-10-19 09:37:33

回复 3# liuguangxi

我找verilog标准资料看了一下，是标准里的。应该是跟xilinx没有关系

mdykj33 · 发表于 2015-10-19 11:32:38

提示: 作者被禁止或删除内容自动屏蔽

wsz561208 · 发表于 2015-10-20 09:05:36

回复 6# mdykj33

好的，我找找看看，谢谢

mdykj33 mdykj33 当前离线积分 1393 头像被屏蔽	发表于 2015-10-19 11:32:38 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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