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最近在学习Cliff Cummings的那篇关于异步fifo的paper，感觉讲的很好，自己也试着写了下verilog，基本都能写下来。不过有一点不太懂，就是paper里面有一个叫winc的输入（write端的increment），从block diagram看，这个winc是负责write clock enable的开启的，并且也是write端的输入，但是这个winc是怎么生成的呢？ 也就是说，是什么信号来控制winc的呢？这点paper里在最后提到了，但我也没有明白作者的意思。
下面这是block diagram
作者原文结尾有关winc这个信号是这样说的：
Full flag detection - the first version of this paper sent the full flag back to the sending logic, which meant that the sending logic had to use the full flag to generate the winc signal (used to enable memory writes) using combinational logic. The updated version of this FIFO design shows that the full signal is also sent to the FIFO memory to help determine if the memory should be written. This modification allows the full signal in the FIFO design and the winc signal from the sending logic to both be registered, which is a good design and synthesis coding practice, plus it simplifies the sending logic required to generate the winc signal. The updated block diagram can be seen in Figure 5.
先请教论坛各位大神们这个问题。我还有一个关于n-bit dual gray code的问题，也是关于这片paper的，会继续请教。
这里是paper下载：
Paper_async_fifo.pdf
(305.19 KB, 下载次数: 51 )
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发表于 2015-10-16 13:16:10
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