UVM+Vvhdl语言，经验求职

9065574912 · 发表于 2015-10-9 22:40:40

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本帖最后由 9065574912 于 2015-10-18 11:23 编辑

由于项目需要用到UVM+vhdl的验证，网上的例子和教程都是UVM+verilog，这个对后期项目会不会有什么影响，或需要注意些什么，求有经验的人告知一二，我好提前准备？

A1985 · 发表于 2015-10-10 09:12:51

支持。。。。

9065574912 · 发表于 2015-10-10 14:11:17

回复 2# A1985
能告诉我编译命令怎么写吗，同时编译sv和vhdl？之前sv和verilog一条命令就可以了

9065574912 · 发表于 2015-10-15 12:26:55

已经搞定，可以了！

zrzf23 · 发表于 2015-11-23 16:53:48

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