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[求助] 芯片-FPGA验证-时序约束

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小工兵
发表于 2015-9-30 18:47:55 | 显示全部楼层 |阅读模式

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求教大神，鄙人现正做一个项目，就是将一个MCU的模型下到FPGA里面去仿真验证。现在进行到时序约束这一块。问题是，客户给的项目里有自带的SDC文件，我在进行时序约束时一定得按客户所给的时序约束来做吗，还是说应该因环境而异，就是说在进行FPGA设计时应使用另外的SDC文件
模型, 项目

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