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[求助] 时序警告

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发表于 2015-9-28 18:33:08 | 显示全部楼层 |阅读模式

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在用timequest进行时序分析后遇到一个警告:
Warnig:67(of 57507) connections in the design require a large routing delay to achieve hold requirements.Please check the circuit's timing constraints and clocking methodology ,especially multicycles and gated clocks
警告的意思我明白,但我不知该怎么修改,求懂的网友不吝赐教。
发表于 2015-9-28 22:09:32 | 显示全部楼层
保持时间没满足,要么增加路径延时,要么降低时钟频率。你先check一下时序约束
发表于 2015-9-28 22:23:34 | 显示全部楼层
一般很少出现保持时间不够的。
我估计这段路径是跨时钟域的时候出现的,或者是使用同一个时钟但是从源到目的地的clock skew很大导致的。如果是后一种情况,你可以检查一下你的时钟是不是没上全局buffer,如果你是用逻辑分频出来的信号作为时钟,就很可能出现clock skew过大,导致建立时间或者保持时间不够的情况。
发表于 2015-9-29 01:12:22 | 显示全部楼层
关于时序约束确实是个难点
 楼主| 发表于 2015-9-29 10:05:04 | 显示全部楼层
回复 2# disenchanted
可是很奇怪,查看timequest报告时并无发现保持时间裕量为负的情况。
发表于 2015-9-29 11:06:01 | 显示全部楼层
回复 5# 小工兵


   不如上个图大家参详参详
 楼主| 发表于 2015-9-29 16:06:26 | 显示全部楼层
回复 3# arccosx
我有使用全局时钟,但不知你说的全局buffer怎么检查
发表于 2015-9-29 21:03:52 | 显示全部楼层




   altera的布线情况怎么看我不是很清楚,在工艺映射图里面是不是能看到时钟有没有上全局buffer?全局buffer相当于就是说这些时钟有没有上全局时钟网络,另外我觉得关键是不是用了自己分频产生的时钟,这些时钟默认是不会上全局buffer的,如果在逻辑里面用了这种时钟,那么这些时钟到达各个模块的clock skew会很大,导致时序违例。另外还有个可能就是你的约束设置得不合理,布线器满足不了约束的要求。
发表于 2015-9-29 21:04:58 | 显示全部楼层


回复  arccosx
我有使用全局时钟,但不知你说的全局buffer怎么检查
小工兵 发表于 2015-9-29 16:06



全局时钟不光是指使用了全局时钟管脚,还有时钟在内部是走的全局时钟网络才算上了全局时钟。
 楼主| 发表于 2015-9-30 17:34:01 | 显示全部楼层
回复 9# arccosx
是不是如果用了全局时钟的话,在technology map viewer 能够看到时钟接上了一个clkctrl模块?
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