设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › FPGA内部分频时钟作为全局时钟，如何写UCF ...

发新帖

查看: 2257|回复: 1

[求助] FPGA内部分频时钟作为全局时钟，如何写UCF

发表于 2015-9-21 13:21:17 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

已知烧在FPGA中代码所用的输入时钟B为FPGA开发板晶振A分频产生，也就是说A为FPGA实际输入时钟，B为代码所用的真实全局时钟。
为了减少时钟B在各个逻辑路径的skew，请问该如何用ISE对UCF写约束？（BUFG如何插入B中？）
谢谢大牛们！

UCF, 分频时钟

相关帖子

回复

发表于 2015-9-22 10:11:12 | 显示全部楼层

用MMCM或是PLL产生，然后直接连BUFG，这样无需约束。工具会自己推导。
若是手写RTL代码，然后连接BUFG，需要加create_generated_clock的约束

回复支持反对

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /2

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-12-22 19:45 , Processed in 0.026960 second(s), 9 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表