设为首页收藏本站
在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名：电子顶级开发网)

手机号码，快捷登录

手机号码，快捷登录

找回密码

  登录   注册  

快捷导航
创芯云服务  : 创芯大讲堂  | 创芯人才网 | 数字IC职业培训  EETOP诚邀线上IC培训讲师!
搜帖子
EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计讨论(IC前端|FPGA|ASIC) › 刚开始学习FPGA静态时序分析，请问图片中的错误原因是？ ...
返回列表 发新帖
查看: 844|回复: 2

[求助] 刚开始学习FPGA静态时序分析，请问图片中的错误原因是？

[复制链接]
z147028571
发表于 2015-9-15 20:33:16 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要 登录 才可以下载或查看，没有账号？注册

x

屏幕截图

屏幕截图

请问是CYCLONE IV不支持这个timing quest timing analysis?
图片

相关帖子
回复

举报

老阮
发表于 2015-9-15 23:28:53 | 显示全部楼层
换个版本试试呗。
EETOP创芯人才网职位发布入口
回复 支持 反对

举报

hhpingyear
发表于 2015-9-16 08:51:57 | 显示全部楼层
是的 这个版本的QUARTUS不支持这个器件
回复 支持 反对

举报

返回列表 发新帖
高级模式
B Color Image Link Quote Code Smilies
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-12-24 11:32 , Processed in 0.020183 second(s), 10 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表