时序警告，新手求问约束的问题

一语奔驰

小弟刚学习FPGA不久，仅仅学习了一个普通工作流，但对于时序约束什么的几乎一无所知


最近在编一个模块时，VIVADO综合实现出来Timing那里是红色，WNS TNS为负值，只知道似乎是当前布线延迟过长的意思（我也不知理解的对不对）：





想问一下各位大虾，这个问题该如何处理呢？


看大家说的添加约束是指在VIVADO里面设置些什么然后布线的时候就不会这样WNS TNS为负值了么？


诚心求教！谢谢！

acgoal

回复 1# 一语奔驰


   这里WNS是比较有意义的，就是你至少有一条最坏path的时序达不到要求。从下面一个图可以看出来是setup time不满足。你要研究这个不满足的path，想办法优化你的设计代码，来解决这个时序问题。从后面的high fanout有592来看，这很可能是一个复位路径。。。如果是，你需要研究是否可以添加false path，让工具不要分析这条路径的时序。
添加约束是指在VIVADO里面设置你系统的时钟和IO的时序。实际上，你理解不大确切，正因为是有了时序约束，你的设计才会报告WNS（worst case的timing violation时序不满足）。

的确有写情况修改约束可以满足时序，那是因为你可能添加了错误的约束，或者你约束的太紧张了，导致时序无法满足。
进一步的研究，建议你看看FPGA时序约束方面的书，或者ASIC时序约束也可以，想通的。

一语奔驰

回复 2# acgoal

谢谢！！！

不过还有几个疑问

high fanout是指我这条路径后面接了592个分支么？
另一个问题，你说“正因为是有了时序约束，你的设计才会报告WNS”，但是我好像并没有添加时钟约束呀。我查看了xdc文件，里面只有管脚电平的分配，没有其他东西，还是我哪里又理解错了？

最后问一下有没有什么FPGA时序约束好的书推荐呀，之前学主要在看基本的语言神马的，这种开发细节方面还真没有深入研究过


多谢啦！！！！！！

acgoal

回复 3# 一语奔驰


   你没有写时序约束，可能综合工具做了最快时钟的估计，自动加了约束，不过这一点我不很确定，你检查一下任务的目录下面，有没有其他的自动生成的XDC文件，现在工具越来越“智能”，会自己“添油加醋”的。
  关于时序约束的书籍，你可以看看比如“数字集成电路设计透视”或者市面上很多集成电路书籍，里面大多数都有时序分析的基本概念。如果要想学习如何在vivado里做时序约束和vivado的时序分析原理，那么这是免费的，去xilinx的官网网站下载vivado的使用手册。

一语奔驰

回复 4# acgoal


   最快时钟估计，你是说他认为的时钟有可能比我实际用的时钟频率要高一些么？
多谢啦！我去学习一下相关的资料:loveliness::loveliness::loveliness:

jiangweiwei

学习了，谢谢楼主分享