verilog 错误

1804217364 · 发表于 2015-9-2 14:37:14

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这个错误怎么解决？使用软件是vivado

leedlut · 发表于 2015-9-2 16:48:54

程序有问题！你可以看一下综合的结果，既然实现中出错为：The design is empty，那么综合的结果应该也为空。

csmxinxin · 发表于 2015-9-3 02:05:53

display不能综合！

acgoal · 发表于 2015-9-3 19:05:25

回复 1# 1804217364

应该是你综合都没pass。检查一下synthesis的log先，看place的log没啥意义。

[求助] verilog 错误