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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › DC综合时很多cell没有clock gated
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查看: 1508|回复: 1

[求助] DC综合时很多cell没有clock gated

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wanglijlu123
发表于 2015-8-27 16:13:44 | 显示全部楼层 |阅读模式

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请教一下大神，综合时报了一下report_clock_gating，发现很多flip-flops 没有clock gated，怎么处理啊？
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icfbicfb
发表于 2015-8-27 17:45:38 | 显示全部楼层
有一个覆盖率的问题， 一般90%几吧
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