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[求助] 请教有符号数的计算

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发表于 2015-8-21 10:40:16 | 显示全部楼层 |阅读模式

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最近在设计一个FIR滤波器,输入信号是通过signal.txt文本文件读入,其中是十进制数,有负数。我在模块中定义各信号时,都加上signed,比如input signed [11:0]din.但是在数据相乘时,却是把负数当正数处理的。请教一下这是为什么?难道定义了signed也没用?那该怎么处理?
发表于 2015-8-21 20:08:01 | 显示全部楼层
注意乘法近位不是是符号运算吗?哎
发表于 2015-8-21 20:30:39 | 显示全部楼层
在数据相乘时,为什么要将负数当正数处理?
发表于 2015-8-21 20:34:06 | 显示全部楼层
在数据相乘时,也是正常的带符号数相乘啊
 楼主| 发表于 2015-8-24 09:46:57 | 显示全部楼层
回复 4# atlandis


   就是工具自动将负数当成正数来进行相乘了。比如说-3*8. -3的二进制补码为1111_1101(十六进制为8'hfd),8的二进制为0000_1000(十六进制为8‘h08),而工具作处理时,就处理成十进制253*8,把8’hfd当成一个正数253来处理了。我后来只有把输入的数据作判断,当是负数时就把负数转换为正数,相乘后再转换为负数结果。难道必须这样处理?
发表于 2015-8-24 14:20:20 | 显示全部楼层
不是啊,举个例子 i_dot01 = -3, i_dot1 =8 ,o_multi=-24,不需要你自己去转化啊.verilog已经可以处理负数了啊

parameter UDLY = 1  ;
parameter BITS = 8 ;

input  signed    [BITS-1:0]         i_dot0                ;
input  signed    [BITS-1:0]         i_dot1                ;
input                                       i_dot_en        ;
input                                       i_clk                ;
input                                       i_rst_n                ;

output reg signed [2*BITS-1:0]        o_multi                ;

always @ (posedge i_clk or negedge i_rst_n)
if(~i_rst_n)
    o_multi <= #UDLY   'h0;
else if(i_dot_en)
    o_multi <= #UDLY   i_dot0*i_dot1;
发表于 2015-8-24 14:31:53 | 显示全部楼层
回复 5# 刺猬精灵


    捕获.PNG
发表于 2015-8-24 14:38:22 | 显示全部楼层
至于怎么转成补码进行计算那是软件去处理的东西,你写code的时候不需要自己人为的转化啊
 楼主| 发表于 2015-8-25 09:11:57 | 显示全部楼层
回复 7# atlandis

你用的modelsim吧.我用的verdi,无法显示有符号数,只能显示十六进制。
发表于 2015-8-25 13:30:22 | 显示全部楼层
回复 9# 刺猬精灵


   我也用的verdi
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