对于带隙基准中运放和稳定性的一些问题

shuxinglong · 发表于 2024-7-22 14:07:21

xuo xi了

shuxinglong · 发表于 2024-7-26 15:55:36

结论“A不是越大越好”，好像有点矛盾啊：ΔV1’’/ΔV1’ = -gm*(rQ1 - rQ2 + R1) < 0(必定小于0，是负反馈)，说白了这个值是两支路PMOS的增益之差，绝对值可能小于1，所以再经过运放A同相放大A倍：|A*[-gm*(rQ1 - rQ2 + R1)]| 后的绝对值 >>1，不是更容易满足这个条件吗？即运放A增益越大，闭环的增益要求月容易达到（这里没有考虑零极点对相位的影响）。欢迎大家交流讨论

修罗大战 · 发表于 2024-9-4 15:24:27

xszhu 发表于 2022-3-3 10:59
楼主的问题很好，我就带隙基准的稳定性，说说自己的看法。稳定性就是信号收敛。就要分析电路发生扰动后是否 ...

佬，为啥R2的值太大，接近rds的值，会说这个设计是失败的呢，是因为带隙要提供稳定的电流，如果阻值太大，R2这条支路的电流变小，能输出的电流也变小，是这个原因吗

new_land · 发表于 2024-10-12 19:34:15

shuxinglong 发表于 2024-7-26 15:55
结论“A不是越大越好”，好像有点矛盾啊：ΔV1’’/ΔV1’ = -gm*(rQ1 - rQ2 + R1) < 0(必定小于0，是负反 ...

不是很理解答主这里的在经过运放A同相放大A倍后的绝对值要越大越好的意思。

△V1''/△V1'=-A*gm*(rQ1-rQ2+R1)的值是两支路PMOS的增益差，也是干扰经负反馈后的变化比值。这个值应该小于1才是使得干扰逐渐变小的结果。所以我感觉再上面那位前辈应该说的没问题呀？

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