不同VT addfiller

heruizhou · 发表于 2015-8-16 22:17:41

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在同一个block中用到不同VT的cell，其中ulvt的width 超过了fill1的宽度，请问各位大侠有什么方法可以控制fill1添加的时候根据相邻cell的VT自动选取合适的filler呢？（试过fixDRC 和 doDRC 选项，貌似没有什么作用）

icfbicfb · 发表于 2015-8-17 17:41:40

这个在icc里面用set_lib_cell_spacing_label 这些命令来控制

edi里面不清楚怎么搞，什么工艺？现在这种rule用的很少了

heruizhou · 发表于 2015-8-19 21:25:29

smic 40nm 工艺，少部分用到ulvt cell，就发生在ulvt cell 上；

icfbicfb · 发表于 2015-8-20 10:46:45

哦，查查　ｓｅｔＰｌａｃｅＭｏｄｅ，　ｓｅｔＦｉｌｌｅｒＭｏｄｅ　有没有相关选项

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