求教逻辑门个数计算

luoyanhui1991

求教各位如何计算一个design里的逻辑门个数啊？是用在DC下report area后的面积除以库里面标准二输入与非门的面积么？

luoyanhui1991

如果不想要看等效逻辑门个数，而是想查看最终实际使用逻辑门个数该怎么做？

greenpine

现在的FPGA都不是门结构，所以只能是等效门

luoyanhui1991

回复 3# greenpine


   我不是用FPGA，就是自己写了一段Verilog，然后用DC综合，想看看自己设计的这个电路需要多少个逻辑门来实现。这种情况应该怎么计算呢？

越远

回复 4# luoyanhui1991


   你可以用不同厂家自己的工具去综合，都会生成一个报告，包含资源使用情况，另外不同FPGA厂家芯片的等效资源计算方法是不一样的。

luoyanhui1991

回复 5# 越远


   我使用design compiler去综合，面积开销只是写了使用多少个cell，没有多少个logic gate
****************************************
Report : area
Design : aes_128
Version: C-2009.06-SP5-2
Date   : Tue Aug  4 10:24:00 2015
****************************************

Library(s) Used:

    mytypical (File: /home/lyh/lab/design compiler example/mytypical.db)

Number of ports:              385
Number of nets:              4355
Number of cells:              404
Number of references:          22

Combinational area:       2375608.454411
Noncombinational area:    364466.999756
Net Interconnect area:      undefined  (No wire load specified)

Total cell area:          2740075.454166
Total area:                 undefined



只有total的area，而没有相应logic gate number

越远

回复 6# luoyanhui1991


   Xilinx 7系列FPGA的描述：Equivalent ASIC gate count is dependent of the function implemented. The assumption is 1 Logic Cell = ~15 ASIC Gates。Altera应该也有相关描述。
但是Xilinx 的Logic Cell 不一定对应design compiler 中的Cell，需要确认！

sjtusonic

回复 6# luoyanhui1991


   DC中cell cnt就可以理解为gate cnt，与mos cnt区分。估算时，会把面积/某个gate的面积