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查看: 3209|回复: 8

[求助] 电路如何导成verilog代码

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发表于 2015-8-3 09:56:05 | 显示全部楼层 |阅读模式
200资产
现在有电路,请问如何能将电路导成verilog代码,然后进行综合?

发表于 2015-8-3 10:44:11 | 显示全部楼层
电路--(人肉)-->verilog代码
 楼主| 发表于 2015-8-3 10:59:54 | 显示全部楼层
回复 2# sjtusonic


   从新写代码?
发表于 2015-8-3 11:39:15 | 显示全部楼层
最多形成 gate level verilog 描述吧,怎么可能导成rtl 再用于综合呢?
发表于 2015-8-3 17:44:15 | 显示全部楼层
电路只能导成门级网表吧,不可能导成RTL。如果想换工艺再综合,或者重新综合的话,直接拿门级网表,把target_library等设置好,再综合就可以了。DC和RC都可以做netlist-to-netlist的再综合。
发表于 2015-8-3 19:53:26 | 显示全部楼层
曾经我也想做一件事情,就是通过perl什么的反编译netlist到rtl,其实是很难做到的,或者说反编译出来的就有可能和实际写的目的不一致了,总之要反编译,路很长~~~~
 楼主| 发表于 2015-8-3 20:10:56 | 显示全部楼层
回复 5# caesars82


   好的 ,先试试看呢
发表于 2015-8-3 20:13:57 | 显示全部楼层
有点难
发表于 2015-8-5 17:30:09 | 显示全部楼层
一切工具不支持这个功能,你可以尝试看懂电路之后重写RTL。
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