FPGA设计时，分配引脚输入信号无效怎么办

mejean · 发表于 2015-8-1 10:04:52

您需要登录才可以下载或查看，没有账号？注册

x

我用lattice diamond 软件做的设计，到后面要分配引脚时老出错，提醒输入信号 unconnected,所以输入信号都这样，只有输出信号怎么办

mejean · 发表于 2015-8-1 10:13:14

我把源文件调出来，重新建一个工程还是一样出问题，输入信号没办法出来[img]

mejean · 发表于 2015-8-1 10:39:41

我设计时Synplify可以过，translate 是有过，但是有提示Running milestone "Translate" failed，Spreadsheet时，输入信号还是一样调不出来

mejean · 发表于 2015-8-1 10:47:45

输入信号全部是 no load，怎么办，求哪位大侠出来解救啊

越远 · 发表于 2015-8-1 15:03:35

是不是综合工具的问题？

[求助] FPGA设计时，分配引脚输入信号无效怎么办