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查看: 2333|回复: 4

[求助] 刚学Verilog,编了下面的程序,仿真时运行出不来结果

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发表于 2015-7-28 17:10:04 | 显示全部楼层 |阅读模式

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x
always @(FF or EF)
  begin
if(!FF)
begin
  WEN<=0;
  Tx_Start<=1;
  REN<=1;
  end


if(!EF)
begin
WEN<=1;
REN<=0;
Tx_Start<=0;
end


end 1.jpg
发表于 2015-7-28 18:47:41 | 显示全部楼层
本帖最后由 mengdie 于 2015-7-28 18:51 编辑

always @ ( ... sensitivity list ... ) begin
... elements ...
end

When the sensitivity list is “satisfied,” the elements inside the block are set/updated.  Otherwise not.
发表于 2015-7-28 20:55:33 | 显示全部楼层
从逻辑上看,FF和EF没有优先级,(如果FF和EF同时变化且都为低电平)导致WEN、Tx_StartREN的值不确定。
发表于 2015-7-28 22:27:14 | 显示全部楼层
明显是FF和EF会有信号冲突,建议多看看教材的if语句例子
发表于 2015-7-29 11:58:22 | 显示全部楼层
回复 1# JasonnLee


   你输入信号没有优先级,第一个begin没有end
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