关于Xilinx的IP

linghuqiubai · 发表于 2015-7-24 16:26:27

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请问，Xilinx的FPGA中有没有能实现这种功能的IP：类似于PLL，但输入参考时钟仅用来做相位参考，即便输入时钟没有信号，也有输出时钟。也就是说，该IP用来产生与输入信号相同相位的时钟，但输入信号不连续输入的情况下，输出时钟仍能保持之前的频率和相位。

求各位高手指点！

wsz561208 · 发表于 2015-7-26 17:22:21

这相当于FPGA内部能够产生时钟，但是我做了几年FPGA，还是第一次听说你的这个问题。单片机还想听过内部可以产生一个很不稳定很慢的时钟，以作低功耗只用。FPGA还没听过类似的时钟。期待大神们的指点

linghuqiubai · 发表于 2015-8-10 16:48:15

回复 2# wsz561208

谢谢回答，我是新手，啥都不懂啊

whz7783478 · 发表于 2015-8-20 09:41:28

xilinx没有这样的IP

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