lvs对一个空的module做检查遇到的问题

AveryYoung · 发表于 2015-7-22 16:11:53

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如题，source 网表里面verilog保留了这个空的module，module里面只有input和output的申明，但是没有任何的逻辑信息在module里面

做layout检查的时候，工具估计是因为他是空的所有layout里面没有抽取出这个module
lvs的结果出现了incorrect的instance。求助应该如何处理？
空的module因为高层模块例化了。但是留着的port都被tie 到逻辑0，所以source里面看到的都是VSS连接着。

LVS 结果图