[求助] dc出来的网表发现时钟信号上没有加上LEVEL SHIFT

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AveryYoung

发表于 2015-7-21 09:17:44 | 显示全部楼层 |阅读模式

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如题，多电压的设计，外面进来的io信号比我内部的高。因此需要一个H2L的LS单元
但是dc综合之后发现，某个时钟信号从外部进来并没有插上level shift。

怀疑过是set_dont_touch clk_net。以及IDEAL_NETWORK属性导致，但删去之后一样没有对CLK 加上H2L LS

其他的signal都是按照预期加上了LS。求助原因