ultrasimverilog仿真问题求教

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小弟在做一个verilog和spectre的混仿，用verilog搭了一个TDC，然后需要给tdc一个精度，就是类似于adc里边的lsb，在verilog里边的仿真器是没问题的，加入20ps的激励就是以20ps为lsb的，但是我把verilog转化到ultrasimverilog里边以后，再加20ps的激励（我可以看到20ps的波形是正常的），他却认成了1ns，输出就是以1ns为lsb。
比如我输入的timing difference是10ns，以20ps为lsb，那么输出应该是500，但是他默认lsb是1ns，输出就是10了，假如我把输出提高到1ns以上，比如2ns，输出就是5，说明电路是工作的，就是默认精度是1ns。

我改过simulation mode里边的那些options，但是没变化。我就是直接加了一个vsource的period为10ps的激励到verilog模块对应的terminal的地方，貌似他的tran step是1ns？

我想问下哪里可以改变这个仿真的step。

谢谢大家！