UART模块中波特率发生器的问题

cxbtiger · 发表于 2015-7-9 09:57:26

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最近在自学使用Verilog语言设计UART模块，在一本书上看到在设计波特率发生器时，有下面一段话，不怎么理解，希望有高手指点。
为了提高系统的容错性处理，要求波特率发生器的输出时钟为实际串口数据波特率的N倍，N可以取值为8,16,32,64等。在本设计中，波特率为9600bps，取N为16，因此波特率发生器的输出信号频率为9600想6=153.6kb/s。
请问这段话中的“提高系统的容错性处理”是什么意思呢？为什么采取后面的那种方法就可以提高容错性了呢？

polozpt · 发表于 2015-7-9 10:27:43

回复 1# cxbtiger

相当于用一个更快的时钟采集串口的数据，用16倍的波特率，一个bit可以得到16个采样点，你可以根据你的采样点最终确定串口的数据是0还是1，这样相当于提高系统容错性。

菜鸟要飞 · 发表于 2015-7-9 11:26:49

回复 2# polozpt

学习了

cxbtiger · 发表于 2015-7-9 13:56:08

回复 2# polozpt

明白了，非常感谢

钢铁孙 · 发表于 2017-4-28 10:30:55

明白了，谢谢

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