(xilinx fpga)有人知道全局时钟（GCLK进，非MGTREFCLK进）经pll后怎样接入GTP模块？

sarlaga · 发表于 2015-7-7 10:18:22

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(xilinx fpga)有人知道全局时钟（GCLK进，非MGTREFCLK进）经pll后怎样接入GTP模块？
是不是就输给tile_clk00_in就行了吗，那TILE0_GCLK00_IN 和TILE0_PLLCLK00_IN有什么样

sky_jbiao · 发表于 2015-7-7 11:03:58

要看你的系列，你官网上下了datasheet看下，专门讲时钟部分的，里面有说明到底怎么接连到serdes，高级系列里面有个BUFH可以直接拉到参考时钟上，记不清了，上官网找了看下知道

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