verilog top 模块调用了 一个子模块很多次，如何做AMS仿真

lyoureye

我现在在用cadence AMS 做混合仿真， 仿真电路包含模拟电路和  verilog 顶层模块，verilog 模块内部调用了另外一个子模块很多次（这个被调用的模块也是verilog）。

请问我该如何设置才能正确进行仿真，谁有比较好的方法来指导下我。

另外我单独仿真子verilog模块的时候，看到的端口波形都是高阻态，这个该如何设置？

我是新手，资产部多，只能拿出这么多价格，希望有人能帮助我。