fpga时序约束问题

P31014036 · 发表于 2015-6-8 22:36:13

您需要登录才可以下载或查看，没有账号？注册

x

如果FPGA和外面的原件没有通信，那么input delay 和output delay怎么设置，设置为0吗？

neufeifatonju · 发表于 2015-6-9 15:01:51

意义何在啊，为什么要设置

xduryan · 发表于 2015-6-9 15:46:45

不明白问的是什么意思

P31014036 · 发表于 2015-6-9 17:38:38

回复 2# neufeifatonju

input delay 和output delay不是用来定义外面的部件到FPGA的输入输出引脚的延迟时间，所以如何设置他们呢

insunshinecn · 发表于 2015-6-10 20:00:39

flase path

[原创] fpga时序约束问题