在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2719|回复: 4

[求助] 有关write_verilog时,port名和net名的问题

[复制链接]
发表于 2015-6-4 17:22:25 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x

图例

图例


如图所示,Port和其所连接的net名字不一致,写出的verilog网表里线名叫ubus_ti_data_wr_o[20],而在写出的spef网表里线名却叫ubus_ti_data_wr_int[20],这就导致在做STA时报错,请问有什么办法可以让线名可以一致吗?比如,wrirte_verilog出的网表了线名也叫ubus_ti_data_wr_int[20]?欢迎大家来讨论,谢谢!
发表于 2015-6-5 10:57:31 | 显示全部楼层
要先change_names 吧, write_verilog之前

change_names -rule verilog -hier
 楼主| 发表于 2015-6-5 16:07:31 | 显示全部楼层
回复 2# icfbicfb

谢谢版主,我试下哈!
 楼主| 发表于 2015-6-9 10:57:28 | 显示全部楼层
本帖最后由 langyaqingzi 于 2015-6-9 11:16 编辑

回复 2# icfbicfb 版主,问题已解决,谢谢版主哈!
发表于 2015-6-16 08:52:02 | 显示全部楼层
谢谢分享
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 07:01 , Processed in 0.018909 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表