有关write_verilog时，port名和net名的问题

langyaqingzi · 发表于 2015-6-4 17:22:25

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图例

如图所示，Port和其所连接的net名字不一致，写出的verilog网表里线名叫ubus_ti_data_wr_o[20],而在写出的spef网表里线名却叫ubus_ti_data_wr_int[20],这就导致在做STA时报错，请问有什么办法可以让线名可以一致吗？比如，wrirte_verilog出的网表了线名也叫ubus_ti_data_wr_int[20]？欢迎大家来讨论，谢谢！

icfbicfb · 发表于 2015-6-5 10:57:31

要先change_names 吧， write_verilog之前

change_names -rule verilog -hier

langyaqingzi · 发表于 2015-6-5 16:07:31

回复 2# icfbicfb

谢谢版主，我试下哈！

langyaqingzi · 发表于 2015-6-9 10:57:28

本帖最后由 langyaqingzi 于 2015-6-9 11:16 编辑

回复

2# icfbicfb 版主，问题已解决，谢谢版主哈！

QQben · 发表于 2015-6-16 08:52:02

谢谢分享

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