关于clockgating与功耗的关系

slioplark · 发表于 2015-6-3 00:19:40

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本帖最后由 slioplark 于 2015-6-3 00:31 编辑

请问一下当合成clock gating之后

并且在没有关闭位元的情况下

是不是clock gating输出讯号传递到的flip-flop个数越多，功耗则会越大?

因为当我做完ptpx之后，发现clock gating cell的switch power明显大幅度上升

造成我的电路功耗提高许多，想请问各位高手这样是否合理?

Timme · 发表于 2015-6-3 08:07:14

就算EN信号一直不关，插Clock Gating信号这个动作本身会大幅降低面积，所以这个结果不合理。

slioplark · 发表于 2015-6-3 23:52:04

那为什么我的功耗反而不会变低
是因为fant out数太多吗?

timchen0716 · 发表于 2015-6-4 09:02:23

你的ptpx采用的什么flow，是vcd还是saif，以及采用这两个flow的输入激励是否具有代表性。
我的理解是这样的：
因为clock gate cell本身会增加功耗，但是gate clock之后可以给后面驱动的逻辑减少switch power。
所以要看你的ptpx输入激励，如果激励中没有gate clock，功耗反而会增加。

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