reg2out的hold违规过大，怎么修啊？

罗蒙 · 发表于 2015-6-2 20:47:06

本帖最后由罗蒙于 2015-6-4 09:46 编辑

PT中reg2out的hold违规如上图所示，这么大的违规应该怎么处理啊？如果只插buffer，那插的太多了吧？有没有什么别的方法啊？注：virtual clock设置的是6.1ns,该值设置太小的话，setup检查就过不了了！！！请问一下：在PT分别检查setup和hold时，virtual clock能分别设置不同的值吗？
图片不知道怎么回事，只发了两张，却重复显示了！

zero_0 · 发表于 2015-6-2 21:46:37

这两条是false path 吧

trippa · 发表于 2015-6-2 22:48:53

首先确认这条路径是否存在，其次可以看到capture clock的clock是理想时钟而且Latency很大，再次确认一下是否合理

guo_jimmy · 发表于 2015-6-3 11:25:48

为什么不设置output_delay呢

fangwang85 · 发表于 2015-6-3 19:52:28

virtual clock 的latency不对吧，cts之后，要把real clock的latency设置到virtual去

fangwang85 · 发表于 2015-6-3 19:53:34

set_latency_adjustment_options

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