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[求助] modelsim加载不了仿真,求大神指点

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发表于 2015-5-14 19:51:43 | 显示全部楼层 |阅读模式

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line_buffer编译正确,但运行仿真提示"altshift_taps_component : altshift_taps" is not bound.是为什么?求大神指点





  1. LIBRARY altera_mf;
  2. USE altera_mf.all;

  3. ENTITY line_buffer IS
  4.         PORT
  5.         (
  6.                 clock                : IN STD_LOGIC ;
  7.                 shiftin                : IN STD_LOGIC_VECTOR (7 DOWNTO 0);
  8.                 shiftout                : OUT STD_LOGIC_VECTOR (7 DOWNTO 0);
  9.                 taps                : OUT STD_LOGIC_VECTOR (23 DOWNTO 0)
  10.         );
  11. END line_buffer;


  12. ARCHITECTURE SYN OF line_buffer IS

  13.         SIGNAL sub_wire0        : STD_LOGIC_VECTOR (7 DOWNTO 0);
  14.         SIGNAL sub_wire1        : STD_LOGIC_VECTOR (23 DOWNTO 0);



  15.         COMPONENT altshift_taps
  16.         GENERIC (
  17.                 lpm_hint                : STRING;
  18.                 lpm_type                : STRING;
  19.                 intended_device_family : STRING;
  20.                 number_of_taps                : NATURAL;
  21.                 power_up_state                : STRING;
  22.                 tap_distance                : NATURAL;
  23.                 width                : NATURAL
  24.         );
  25.         PORT (
  26.                         clock        : IN STD_LOGIC ;
  27.                         shiftin        : IN STD_LOGIC_VECTOR (7 DOWNTO 0);
  28.                         shiftout        : OUT STD_LOGIC_VECTOR (7 DOWNTO 0);
  29.                         taps        : OUT STD_LOGIC_VECTOR (23 DOWNTO 0)
  30.         );
  31.         END COMPONENT;

  32. BEGIN
  33.         shiftout    <= sub_wire0(7 DOWNTO 0);
  34.         taps    <= sub_wire1(23 DOWNTO 0);

  35.         ALTSHIFT_TAPS_component : ALTSHIFT_TAPS
  36.         GENERIC MAP (
  37.          -- intended_device_family => "Cylone II",
  38.                 lpm_hint => "RAM_BLOCK_TYPE=M4K",
  39.                 lpm_type => "altshift_taps",
  40.                 intended_device_family => "Cylone II",
  41.                 number_of_taps => 3,
  42.                 power_up_state => "CLEARED",
  43.                 tap_distance => 640,
  44.                 width => 8
  45.         )
  46.         PORT MAP (
  47.                 clock => clock,
  48.                 shiftin => shiftin,
  49.                 shiftout => sub_wire0,
  50.                 taps => sub_wire1
  51.         );



  52. END SYN;



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