ＶＨＤＬ综合，ｌｉｎｋ，例化失败。

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一个ｃｅｌｌ：　ＤＦＦ的ＶＨＤＬ如下
ｅｎｔｉｔｙ　ｏｆ　ＤＦＦ　ｉｓ
　　ｇｅｎｅｒｉｃ　（ｗｉｄｔｈ：　ｉｎｔｅｇｅｒ）；
　　ＰＯＲＴ　（ＣＰ，　
　　　　　　　　Ｄ（０　ｔｏ　ｗｉｄｔｈ－１），
　　　　　　　　Ｑ（０　ｔｏ　ｗｉｄｔｈ－１））；
ｅｎｄ　ｅｎｔｉｔｙ　ＤＦＦ


例化ＤＦＦ，希望得到两个ｉｎｓｔａｎｃｅ，ＶＨＤＬ如下：Ｕ１：ｅｎｔｉｔｙ　ｗｏｒｋ．ＤＦＦ
　　ＧＥＮＥＲＩＣ　ＭＡＰ　（ｗｉｄｔｈ＝＞２）；
　　ＰＯＲＴ　ＭＡＰ　（ＣＰ＝》ＣＬＫ；Ｄ＝＞ＤＩ（０　ｔｏ１），Ｑ＝＞ＤＯ（０　ｔｏ１））；

希望综合结果：Ｕ１＿１　：ｅｎｔｉｔｙ　ＤＦＦ　ＰＯＲＴ　ＭＡＰ　（ＣＰ＝》ＣＬＫ；Ｄ＝＞ＤＩ（０），Ｑ＝＞ＤＯ（０））；
　　　　　　　Ｕ１＿２　：ｅｎｔｉｔｙ　ＤＦＦ　ＰＯＲＴ　ＭＡＰ　（ＣＰ＝》ＣＬＫ；Ｄ＝＞ＤＩ（１），Ｑ＝＞ＤＯ（１））；
但是ＤＣ综合出来的是：重新ｃｒｅａｔｅ一个ｅｎｔｉｔｙ：ＤＦＦ０１（两位的寄存器）
　　　　　Ｕ１：ｅｎｔｉｔｙ　ＤＦＦ０１　ＰＯＲＴ　ＭＡＰ　（ＣＰ＝》ＣＬＫ；Ｄ＝＞ＤＩ（０　ｔｏ１），Ｑ＝＞ＤＯ（０　ｔｏ１））；


问题：ＶＨＤＬ是ＩＰ，不可修改，如何设置ＤＣ，能综合出两个ｉｎｓｔａｎｃｅ，而不是一个两位的ＦＦ？