IO timing constrainingde

downeysoul · 发表于 2015-5-8 10:01:45

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FPGA 内部有个10Mhz的时钟经过2分频产生了ADC的工作时钟，
ADC_data 输入到FPGA 中后第一级寄存器是在10Mhz时钟下进行操作的。

问题，在对ADC_data进行set_input_delay设置时候参考时钟应该用哪个呢？
ADC发送数据用的5Mhz时钟还是在FPGA中采样ADC_data数据的时时钟呢？

个人两个矛盾的观点
1.用5Mhz时钟是因为 set_input_delay 中计算延时的参数用的是5Mhz时钟线的长度所以用5Mhz

2.但我们做 set_input_delay 的目的是希望timing analyser 能够根据端口上的数据延时来进行内部布线保证数据到达FPGA内部的第一级寄存器的建立和保持时间都满足要求在这个设计中第一级寄存器的工作时钟是10Mhz 所以用10Mhz

我快人格分裂了求大神指教！

downeysoul · 发表于 2015-5-11 11:30:11

还是没搞清楚到底设置参考时钟的时候要以launch为准呢还是 latch时钟为准呢

yans6 · 发表于 2015-5-11 18:53:37

用的是什么ADC？5M的时钟送10M的数据？

vongy · 发表于 2015-5-11 19:08:27

我觉得应该是5M的时钟，并且在5M的时钟采样，再跨频处理到10M

downeysoul · 发表于 2015-5-13 09:26:00

回复 4# vongy
谢谢这么做就能消除这个问题了其实之前的做法太跳了

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