verilog和VHDL混合代码如何用design compiler进行综合

highflyer2014

verilog和Vhdl混合代码如何用design compiler进行综合？verilog代码用read_verilog命令，VHDL代码用read_vhdl命令，verilog代码文件是VHDL的top模块，请大侠指教，谢谢！

sjtusonic

verilog和VHDL混合代码如何用design compiler进行综合？verilog代码用read_verilog命令，VHDL代码用read_vh ...
highflyer2014 发表于 2015-5-6 08:17

                               
登录/注册后可看大图

   有个analyze+elaborate的方式，你看看可否？

highflyer2014

回复 2# sjtusonic

好的，谢谢！我的设计里面有64Kx8bit RAM和24Kx16bit RAM，它们都是用verilog设计的，现在综合很慢，跑了10个小时了64Kx8bit RAM综合也没有完成。

sjtusonic

回复  sjtusonic

好的，谢谢！我的设计里面有64Kx8bit RAM和24Kx16bit RAM，它们都是用verilog设计的， ...
highflyer2014 发表于 2015-5-7 17:26

                               
登录/注册后可看大图

   可否用MACRO替换RAM，不综合？

highflyer2014

回复 4# sjtusonic


  但是RAM也是系统设计的一部分，不综合怎么流片呢？

highflyer2014

回复 2# sjtusonic


   我的设计中的VHDL代码是8051的免费核，每个vhdl module都有三个文件，拿其中一个为例，addsub_core_.vhd（实体）,addsub_core_struc.vhd（结构体）和addsub_core_struc_cfg.vhd，DC综合脚本：

analyze -format vhdl -lib WORK ./addsub_core_.vhd
analyze -format vhdl -lib WORK ./addsub_core_struc.vhd
analyze -format vhdl -lib WORK ./addsub_core_struc_cfg.vhd


elaborate addsub_core -architecture vhdl -library WORK

执行后报错：
elaborate addsub_core -architecture vhdl -library WORK
Error: Can't find the architecture 'addsub_core(vhdl)' in the library 'WORK'
0


请问脚本有错误吗？谢谢！

sjtusonic

回复  sjtusonic


  但是RAM也是系统设计的一部分，不综合怎么流片呢？
highflyer2014 发表于 2015-5-12 14:52

                               
登录/注册后可看大图

    准备流片的话，问问你的工艺厂商提供什么RAM的IP，然后替换上去

highflyer2014

回复 7# sjtusonic


   请问您知道定义常量参数的package,在DC综合的时候怎么处理吗？谢谢！

sjtusonic

回复  sjtusonic


   请问您知道定义常量参数的package,在DC综合的时候怎么处理吗？谢谢！
highflyer2014 发表于 2015-5-12 17:47

                               
登录/注册后可看大图

   package？是VHDL吗？不太熟

highflyer2014

回复 9# sjtusonic


   问题已经解决了，谢谢关注！