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楼主: highflyer2014

[求助] verilog和VHDL混合代码如何用design compiler进行综合

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shiqinqin4
发表于 2016-9-19 13:36:25 | 显示全部楼层
请问怎么解决的
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随风伤逝
发表于 2016-12-15 11:12:55 | 显示全部楼层
你好，请问怎么解决的
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Butler99
发表于 2020-6-11 16:50:16 | 显示全部楼层


highflyer2014 发表于 2015-5-13 10:18
回复 9# sjtusonic


现在也遇到了这个问题，verilog调用VHDL模块，找不到package,请问怎么解决
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iceinsky
发表于 2023-2-23 14:44:05 | 显示全部楼层
你好，请问怎么解决的
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