综合后网表问题

西边的鸵鸟 · 发表于 2015-4-29 14:24:19

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使用rc综合后，得到的网表里面有许多 wire UNCONNECTED
，这是怎么产生的？对我的设计功能有没有影响？
还有就是，综合后的网表里面可以出现1‘b0，1’b1，即存在数值赋值吗？

西边的鸵鸟 · 发表于 2015-4-29 16:17:52

mnluan · 发表于 2015-4-29 16:28:23

本帖最后由 mnluan 于 2015-4-29 16:30 编辑

1, 没有影响。可以拿综合后的网表重新跑一遍仿真验证一下。我们的流程中有这一步，防止在综合阶段出错。
2, 网表中出现的1'b0, 1'b1，到后端时，会连接到 TieHi, TieLo cell上。

icfbicfb · 发表于 2015-4-29 17:21:43

对， formality过了就行

西边的鸵鸟 · 发表于 2015-4-29 18:31:58

回复 3# mnluan
恩。。。多谢指导

西边的鸵鸟 · 发表于 2015-4-29 18:33:17

回复 4# icfbicfb
刚查了一下，formality是形式化的。还需要认真学习，多谢版主

wanghd1987 · 发表于 2015-5-9 09:34:09

对硬件描述语言不是太熟

笑霸 · 发表于 2015-5-9 10:30:39

在综合的过程中，很多型号都会被综合掉的，不需要担心

西边的鸵鸟 · 发表于 2015-5-9 10:55:09

回复 8# 笑霸
恩，多谢指导！！

zhang_jia_qi · 发表于 2015-6-9 19:58:59

1‘b0,1'b1这些单元在ICC设计中会接到Tie单元上，所以这个不用担心

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