跨时钟域时序分析讨论

hexintong2009 · 发表于 2015-4-26 14:06:59

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

看时序报告的时候，发现一个有问题的地方。报告开头说的是launch是falling edge triggered，capture是rising edge-triggered。但是报路径时序的时候，capture就变成了falling edge of clock ...？这个问题想不通。补充说明：时序报告截图如下：其中clk_1_92是全局时钟，而blf_clk是clk_1_92分频时钟。blf_clk没有双沿使用，但是设计中有一个enc_clk=blf_clk&enc_en,这个enc_clk有双沿使用。不知道这对blf_clk的分析有多少影响？STA里有半周期的时序分析，没有做过对不同频率的半周期时序分析，有经验的前辈希望可以指点下？谢谢

时序报告续