redhawk 怎么把 clock 识别成signal信号

jiazhuliang · 发表于 2015-4-15 22:37:13

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这几个报错的DFF的clock pin,是做过时钟树优化的，在
时钟上对这几个时钟插入过buffer，可以看出时钟线上
的命名 FE_ECO前缀，我初步怀疑是只要是时钟树上
做ckECO就不认识原来的 DFF ck是clock信号，而认为是
signal而报错，有没有办法，强行让工具识别该信号为
时钟信号，这样才能执行 signalEM分析。
各位大侠，有什么好招？

icfbicfb · 发表于 2015-4-16 10:49:25

多少Mhz的频率，什么工艺什么库

jiazhuliang · 发表于 2015-4-16 22:27:23

65nm , 500mHz , 信号EM只与单元的驱动电流的能力强弱已经信号线的宽度以及孔的数量有关，
与频率没有多大的关系，与transition转换的快慢有关。

icfbicfb · 发表于 2015-4-17 14:31:57

500Mhz不算快，如果不放心直接double clknet的宽度（我想缺省是0.1um）就行了，

1G以内我看很多都是default rule的，不一定要double width的，

via当然是越多越好

Ronaldomhs · 发表于 2016-5-6 15:15:42

非常感谢

厚娇07 · 发表于 2019-10-10 15:44:16

icfbicfb 发表于 2015-4-17 14:31
500Mhz不算快，如果不放心直接double clknet的宽度（我想缺省是0.1um）就行了，

1G以内我看很多都是def ...

你好请教一个问题：用redhawk 做EM analysis 出现error：unexpected corner case identified (vvSpacing is negtive),the results are unreliable 想问一下什么原因呢？

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