上下沿寄存器问题

hxx52021 · 发表于 2015-4-15 11:04:40

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求助，如果我想在正负时钟沿用于捕捉或提供外部DDR数据，不利用I/ODDR，用数字电路实现，采用半定制流程的话有人知道怎么实现吗？如果用verilog采用上下沿寄存器混用，结果工具是不可综合的，有人懂吗？求大神

allencherry · 发表于 2015-4-15 17:20:54

寄存器只有一个沿触发，两个只能用于仿真

出尘入世 · 发表于 2015-4-15 20:41:52

寄存器可综合只能一个触发边沿一个复位边沿

hxx52021 · 发表于 2015-4-16 10:32:31

回复 2# allencherry

那如果我用两个相位相差180度时钟呢？然后穿插着组成流水线呢？

hxx52021 · 发表于 2015-4-16 10:33:54

回复 3# 出尘入世

那没有办法实现这种结构吗？FPGA里用IDDR 和QDDR

[求助] 上下沿寄存器问题