Modelsim下的testbench问题

primis

碰到了运行testbench进行调试的问题,对于VHDL比较菜鸟.load 测试文件并运行100ns的时候modelsim提示以下错误：
: (vsim-3601) Iteration limit reached at time 0 ns.
我觉得是测试模块中的process还没有开始就结束了,但具体没查出是什么原因.看波形图测试里的输入并没有给到接口.
这是模块的code,在原有的接口定义上我定义了process扑捉脉冲的上升沿然后统计脉冲个数：
代码说有危险字符不让贴就发到附件里了. Code.rar (2.27 KB , 下载次数: 0 )

2015-4-8 19:46 上传

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由于是初学比较菜, 关于怎样用简单有效的方法对单个模块进行测试请给点建议,谢谢！