用irun来仿真systemVerilog

1033179387 · 发表于 2015-4-2 09:33:43

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刚开始学习systemVerilog，写了一个断言的小例子，但是用irun来仿真systemVerilog时报错了！说用systemVerilog写的module不能被instance！该怎么办呢？求各位大神指点呀！

seabeam · 发表于 2015-4-6 22:32:25

你在哪里inst了？

bobching · 发表于 2015-5-21 05:11:37

源代码以及script呢？

居里先生 · 发表于 2017-9-3 09:31:47

问题解决了吗？我也遇到同样的问题
怎么解决呢？、
期待您的回复，谢谢了呢

瑾微寒 · 发表于 2017-9-3 11:13:42

学习了，学习了，学习了，

bbli6913 · 发表于 2021-10-8 11:26:43

楼主，irun仿真时，遇到过无法生成SVA report吗？

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