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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › Analog/RF IC 设计 › Analog/RF IC 设计讨论 › 设计SAR中的比较器时遇到问题
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楼主: Mrmentor

[求助] 设计SAR中的比较器时遇到问题

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liuweihui1015
发表于 2017-10-12 17:50:42 | 显示全部楼层
应该是kickback noise影响吧
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lihaiqi208
发表于 2017-10-18 00:42:50 | 显示全部楼层
CLK=0 CLKN=1 电路中存在VDD~GND通路，接CLK的PMOS ->差分对->接CLKN的NMOS，Q输出值为VDD电阻分压结果。
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778084265
发表于 2021-12-11 16:08:28 | 显示全部楼层
因为latch复位了啊，clk低电平会把输出节点拉高，想保持加个锁存器就完了
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