设计SAR中的比较器时遇到问题

Mrmentor · 发表于 2015-3-31 21:26:55

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在做SAR ADC的过程中，设计了如图所示的比较器，包括预放大和latch，仿真的时候遇到以下问题，
输出Q在低电平出现了很大的类似于时钟的脉冲，请教它是怎么产生的？如何消除？

zengyl · 发表于 2015-3-31 22:13:11

你应该把你的输入信号和控制时钟波形都给出来，直接一个q的节点，我也不好分析。。。

vdslafe · 发表于 2015-3-31 22:23:55

这个能工作？为啥不直接用strongarm 结构

Mrmentor · 发表于 2015-4-1 09:13:25

回复 3# vdslafe

刚入手这一块，您说的strongarm我不懂。预防大+latch是可以实现功能的

Mrmentor · 发表于 2015-4-1 09:18:30

回复 2# zengyl

时钟就是如第二个图中的后半部分，周期10u,幅度从0到1.2V;输入信号是两个相反的脉冲信号，周期100u。第二个图就是仿真了一个周期的脉冲。

vdslafe · 发表于 2015-4-1 09:43:20

回复 4# Mrmentor

baidu 一下 strongArm comparator

wandola · 发表于 2015-4-1 10:15:26

你这个电路不是很好。完全靠latch这边的gain，是不太够的。

sc_filter_2014 · 发表于 2015-4-1 10:41:20

时钟溃通么，电容耦合过来的时钟信号吧

hehuachangkai · 发表于 2015-4-1 10:44:01

解决了吗

菜之小佳 · 发表于 2015-4-1 13:42:55

我最近也要做SAR ADC，学习一下

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