full_sync是什么同步机制急求

dsa133 · 发表于 2015-4-9 21:12:13

xuexiyixia

dsa133 · 发表于 2015-4-9 21:12:53

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dsa133 · 发表于 2015-4-9 21:13:52

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dsa133 · 发表于 2015-4-9 21:14:31

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dsa133 · 发表于 2015-4-9 21:15:56

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dsa133 · 发表于 2015-4-9 21:16:37

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ddxx · 发表于 2015-4-10 08:57:20

本帖最后由 ddxx 于 2015-4-10 09:24 编辑

回复 1# 我擦泪

这个机制的目的是检测set信号由高到低的跳变，在clk2时钟域输出一个clk2 Cycle的高脉冲。要求信号set的高电平宽度不小于clk1 + clk2，否则可能漏脉冲。

我擦泪 · 发表于 2015-4-11 18:33:59

回复 27# ddxx

牛人啊谢谢

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